📰 信息化观察网 - 引领行业变革
AI的发展推动数据中心对电力的需求显著上升，成为支撑智能化应用的关键基础设施。单台AI服务器功率约5600W，满载时甚至超过1万瓦，万卡级集群往往24小时不间断运行，训练阶段通常持续1至3个月甚至更久，推理阶段也因海量请求而累计耗电。
美国电网面临结构性挑战，输电设备老化、变压器短缺与延迟，区域负荷分布不均导致供需矛盾突出。数据中心聚集区抢占容量推高电价，存在轮流限电风险。为提升效率，SiC/GaN等高效功率半导体被视为关键，中国在产能与成本方面具备优势，可能通过出口缓解缺口，但地缘政治风险仍可能抬升成本并拖慢扩建进程。
🏷️ #AI用电 #数据中心 #变压器短缺 #功率半导体
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AI的发展推动数据中心对电力的需求显著上升，成为支撑智能化应用的关键基础设施。单台AI服务器功率约5600W，满载时甚至超过1万瓦，万卡级集群往往24小时不间断运行，训练阶段通常持续1至3个月甚至更久，推理阶段也因海量请求而累计耗电。
美国电网面临结构性挑战，输电设备老化、变压器短缺与延迟，区域负荷分布不均导致供需矛盾突出。数据中心聚集区抢占容量推高电价，存在轮流限电风险。为提升效率，SiC/GaN等高效功率半导体被视为关键，中国在产能与成本方面具备优势，可能通过出口缓解缺口，但地缘政治风险仍可能抬升成本并拖慢扩建进程。
🏷️ #AI用电 #数据中心 #变压器短缺 #功率半导体
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📰 2022年12月15日 | 电气化铁路单相SVG控制策略仿真研究
本文研究了某铁路局牵引变电所的电气化铁路单相静止无功发生器（SVG）设计，旨在解决机车负荷低导致的功率因数过低和电费增加问题。通过现场数据分析，发现牵引变电所的空载运行状态下无功损耗较高，影响了整体运行效率。为此，设计了SVG的补偿方案，容量设定为3.2Mvar，以满足经济性和实际需求。
仿真结果显示，在机车运行时，SVG能够有效补偿变压器和线路的无功损耗，将无功损耗从306kvar降低至36var，显著改善了功率因数。同时，设计的控制方案通过实时监测和调整，有效分离和补偿了无功电流和谐波电流，确保了电能质量的稳定。
综上所述，本文的研究表明，采用单相SVG能够有效提升电气化铁路的功率因数，减少电费支出，同时为未来类似项目提供了设计参考和借鉴。该方案在经济性和技术可行性上均表现出良好的应用前景。
🏷️ #电气化铁路 #功率因数 #无功补偿 #SVG #电能质量
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📰 2022年12月15日 | 电气化铁路单相SVG控制策略仿真研究
本文研究了某铁路局牵引变电所的电气化铁路单相静止无功发生器（SVG）设计，旨在解决机车负荷低导致的功率因数过低和电费增加问题。通过现场数据分析，发现牵引变电所的空载运行状态下无功损耗较高，影响了整体运行效率。为此，设计了SVG的补偿方案，容量设定为3.2Mvar，以满足经济性和实际需求。
仿真结果显示，在机车运行时，SVG能够有效补偿变压器和线路的无功损耗，将无功损耗从306kvar降低至36var，显著改善了功率因数。同时，设计的控制方案通过实时监测和调整，有效分离和补偿了无功电流和谐波电流，确保了电能质量的稳定。
综上所述，本文的研究表明，采用单相SVG能够有效提升电气化铁路的功率因数，减少电费支出，同时为未来类似项目提供了设计参考和借鉴。该方案在经济性和技术可行性上均表现出良好的应用前景。
🏷️ #电气化铁路 #功率因数 #无功补偿 #SVG #电能质量
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📰 中国科学院微电子所在高性能时钟芯片领域取得新进展 - 芯片 - 光通信Pro
随着5.5G/6G无线通信技术的快速发展，毫米波本振时钟的抖动性能要求不断提高。为此，亚采样锁相环因其高鉴相增益优势，成为低抖动时钟芯片的主流选择。然而，传统亚采样鉴相器存在电荷共享效应，导致环路相位裕度下降，增加功耗，并需额外引入dummy采样路径来抑制频移键控效应。
针对这些挑战，微电子所团队提出了双边沿乒乓亚采样锁相环架构，利用参考时钟的上升沿与下降沿实现参考频率的等效倍频，从而解决了环路带宽、带内相位噪声与参考杂散之间的折衷问题。同时，团队还提出了高功率与面积效率的注入锁定缓冲器方案，显著降低了锁相环的带外相位噪声。
基于这些创新技术，团队采用65nm CMOS工艺设计了K波段锁相环时钟芯片，频率覆盖22.4–25.6 GHz，整体功耗低于18 mW，RMS积分抖动优于50 fs，抖动-功耗优值(FoM)达到−254 dB以下。此外，南方科技大学刘小龙课题组也提出了磁隔离的亚采样锁相环架构，进一步提升了锁定性能与鲁棒性。
🏷️ #5G #6G #锁相环 #抖动性能 #功耗
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📰 中国科学院微电子所在高性能时钟芯片领域取得新进展 - 芯片 - 光通信Pro
随着5.5G/6G无线通信技术的快速发展，毫米波本振时钟的抖动性能要求不断提高。为此，亚采样锁相环因其高鉴相增益优势，成为低抖动时钟芯片的主流选择。然而，传统亚采样鉴相器存在电荷共享效应，导致环路相位裕度下降，增加功耗，并需额外引入dummy采样路径来抑制频移键控效应。
针对这些挑战，微电子所团队提出了双边沿乒乓亚采样锁相环架构，利用参考时钟的上升沿与下降沿实现参考频率的等效倍频，从而解决了环路带宽、带内相位噪声与参考杂散之间的折衷问题。同时，团队还提出了高功率与面积效率的注入锁定缓冲器方案，显著降低了锁相环的带外相位噪声。
基于这些创新技术，团队采用65nm CMOS工艺设计了K波段锁相环时钟芯片，频率覆盖22.4–25.6 GHz，整体功耗低于18 mW，RMS积分抖动优于50 fs，抖动-功耗优值(FoM)达到−254 dB以下。此外，南方科技大学刘小龙课题组也提出了磁隔离的亚采样锁相环架构，进一步提升了锁定性能与鲁棒性。
🏷️ #5G #6G #锁相环 #抖动性能 #功耗
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