📰 中国科学院微电子所在高性能时钟芯片领域取得新进展 - 芯片 - 光通信Pro
随着5.5G/6G无线通信技术的快速发展，毫米波本振时钟的抖动性能要求不断提高。为此，亚采样锁相环因其高鉴相增益优势，成为低抖动时钟芯片的主流选择。然而，传统亚采样鉴相器存在电荷共享效应，导致环路相位裕度下降，增加功耗，并需额外引入dummy采样路径来抑制频移键控效应。
针对这些挑战，微电子所团队提出了双边沿乒乓亚采样锁相环架构，利用参考时钟的上升沿与下降沿实现参考频率的等效倍频，从而解决了环路带宽、带内相位噪声与参考杂散之间的折衷问题。同时，团队还提出了高功率与面积效率的注入锁定缓冲器方案，显著降低了锁相环的带外相位噪声。
基于这些创新技术，团队采用65nm CMOS工艺设计了K波段锁相环时钟芯片，频率覆盖22.4–25.6 GHz，整体功耗低于18 mW，RMS积分抖动优于50 fs，抖动-功耗优值(FoM)达到−254 dB以下。此外，南方科技大学刘小龙课题组也提出了磁隔离的亚采样锁相环架构，进一步提升了锁定性能与鲁棒性。
🏷️ #5G #6G #锁相环 #抖动性能 #功耗
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📰 中国科学院微电子所在高性能时钟芯片领域取得新进展 - 芯片 - 光通信Pro
随着5.5G/6G无线通信技术的快速发展，毫米波本振时钟的抖动性能要求不断提高。为此，亚采样锁相环因其高鉴相增益优势，成为低抖动时钟芯片的主流选择。然而，传统亚采样鉴相器存在电荷共享效应，导致环路相位裕度下降，增加功耗，并需额外引入dummy采样路径来抑制频移键控效应。
针对这些挑战，微电子所团队提出了双边沿乒乓亚采样锁相环架构，利用参考时钟的上升沿与下降沿实现参考频率的等效倍频，从而解决了环路带宽、带内相位噪声与参考杂散之间的折衷问题。同时，团队还提出了高功率与面积效率的注入锁定缓冲器方案，显著降低了锁相环的带外相位噪声。
基于这些创新技术，团队采用65nm CMOS工艺设计了K波段锁相环时钟芯片，频率覆盖22.4–25.6 GHz，整体功耗低于18 mW，RMS积分抖动优于50 fs，抖动-功耗优值(FoM)达到−254 dB以下。此外，南方科技大学刘小龙课题组也提出了磁隔离的亚采样锁相环架构，进一步提升了锁定性能与鲁棒性。
🏷️ #5G #6G #锁相环 #抖动性能 #功耗
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